ベンダーハブ

AMD（旧Xilinx）

売上高で最大のFPGAベンダー。28 nmのSpartanから6 nmのVersalアダプティブSoCまで最も幅広い製品群を持ち、多くのエンジニアが最初に触れるVivadoとVitisのツールを提供します。

本社	サンタクララ（カリフォルニア州、米国）
ウェブサイト	www.amd.com/en/products/adaptive-socs-and-fpgas.html
ツールチェーン	Vivado（RTLからビットストリームまで）、VitisおよびVitis HLS（ソフトウェアとC++合成）、PetaLinux（組み込みLinux）
ライセンス	無償のVivado Basicティア（毎年更新）は全7シリーズとローエンドのUltraScaleおよびUltraScale+デバイスをカバーし、本稿執筆時点では有償のCore、Pro、Enterprise、Goldティアがより大型のUltraScale+とVersalデバイスを追加します
更新	2026年11月13日

デバイスファミリ #

ファミリ	プロセス	ロジック	位置づけ
Spartan 7 小型パッケージ、I/O拡張や単純な制御に向く	28 nm	6k-102k logic cells	最も低コストな7シリーズ、トランシーバーなし
Spartan UltraScale+ 2024年発表、2025年から量産中、最大のSU200Pは2026年に量産に到達	16 nm	about 11k-219k system logic cells	論理セルあたりのI/Oを増やしたコスト最適化の後継品
Artix 7 教育と趣味の定番ファミリ	28 nm	12.8k-215k logic cells	6.6 Gb/sトランシーバーを備えた低コスト品
Artix UltraScale+	16 nm	about 82k-308k system logic cells	16 Gb/sトランシーバーとPCIe Gen4を備えた低コスト品
Kintex 7 最大12.5 Gb/sのトランシーバー	28 nm	65k-477k logic cells	ミッドレンジの価格と性能
Kintex UltraScale / UltraScale+	20 nm / 16 nm	318k-1,451k (US) and 356k-1,143k (US+) system logic cells	16 Gb/sおよび32 Gb/sトランシーバーを備えたミッドレンジ
Virtex 7 最大のデバイスはスタックドシリコンインターコネクトを使用	28 nm	326k-1,955k logic cells	7シリーズ最大容量
Virtex UltraScale / UltraScale+ HBM版は最大16 GBのパッケージ内メモリを搭載	20 nm / 16 nm	up to about 8.9M system logic cells (VU19P)	最大容量、58 Gb/sトランシーバー、HBM版あり
Zynq 7000 今なお教育で最も一般的なSoC FPGA	28 nm	23k-444k logic cells	デュアルCortex-A9と7シリーズファブリック
Zynq UltraScale+ MPSoC and RFSoC RFSoCはマルチGS/sのADCとDACを追加	16 nm	103k-1,143k system logic cells	クアッドCortex-A53、デュアルCortex-R5、GPU、オプションのRFデータコンバータ
Versal (AI Core, AI Edge, Prime, Premium, HBM) 従来のFPGAとは異なるプログラミングモデル	7 nm	see datasheet, varies widely by series	ネットワークオンチップ、Cortex-A72、オプションのAI Engineを備えたアダプティブSoC
Versal Gen 2 本稿執筆時点でサンプル出荷と立ち上げ中	6 nm	see datasheet	Cortex-A78AEとCortex-R52、新しいAI Engineを備えた第2世代

概要

このページは、AMDデバイスを選定または学習しようとするすべての人、そして他ベンダーから移ってきて何が違うのかを知る必要があるエンジニアのためのものです。AMDは2022年2月にXilinxを買収し、Xilinxの名前は部品番号（XC7A100T）、ファイル形式、古いドキュメントに残っています。Xilinxは1985年に商用FPGAを発明し、それ以降の数十年の大半で最大の市場シェアを保持してきました。今日の製品ラインは、今も大量に出荷されている28 nmの7シリーズから、UltraScaleとUltraScale+を経て、7 nmと6 nmのVersalアダプティブSoCにまで及びます。大学の講義や趣味のチュートリアルが特定のチップを挙げる場合、それはたいていArtix 7かZynq 7000です。

ツールチェーン

インストールするのはVivadoです。ML EditionのUnified Installerは数GBのWebダウンロードで、選択したものをその後取得します。Vitisを含むフルインストールは100 GBをはるかに超えるディスクを消費するので、インストーラーでデバイスを慎重に選んでください。対応ホストは64ビットWindowsと、限られたLinuxディストリビューション（Ubuntu LTS、RHELとその互換リビルド）です。macOSはサポートされていませんが、Linux仮想マシンやx86クラウドインスタンス上ではVivadoは許容できる程度に動作します。

2026.1リリースでAMDは従来のStandardとEnterpriseエディションをティア制に置き換えました。本稿執筆時点でBasicティアは登録後に無償で、毎年更新が必要であり、全7シリーズデバイスに加えてローエンドのUltraScaleとUltraScale+デバイス（Kria K24およびK26モジュールを含む）をカバーします。Coreは年額サブスクリプションで、残りのUltraScaleとUltraScale+を追加します。Pro、Enterprise、GoldはVersalを含む全デバイスをカバーし、EnterpriseとGoldは永続ライセンスとして販売されます。AMDは当初BasicをWindows専用と発表しましたが、公の批判を受けて撤回したため、本稿執筆時点では無償ティアでもLinuxホストがサポートされています。Vitis、Vitis HLS、PetaLinuxは無償です。ティアの境界は新しく、今後動く可能性があるので、ボードを購入する前に最新のティア表を確認してください。

難点はよく知られています。小規模ベンダーのツールに比べて実行時間が長く、GUIは重く、Tclスクリプトでツールを駆動して生成されたプロジェクトディレクトリをソース管理から外さない限り、プロジェクトのバージョン管理がうまくいきません。IP Integratorのブロックデザインは強力ですが、レビューしにくい生成コードを大量に生み出します。Vitisは何度も再編されており、ある年のリリース向けに書かれたチュートリアルは次の年のリリースではしばしば動きません。

最初に使うボード

Basys 3（Artix 7 35T）はスイッチ、LED、7セグメントディスプレイ、VGAポートを備えており、最初のレッスンに最適です。
Arty A7-100TはDDR3、Ethernet、Pmodヘッダを手頃な価格で提供し、100TデバイスはMicroBlazeやVexRiscvのシステムを載せるのに十分な大きさです。
Cmod A7-35Tは、FPGAを実際のハードウェアに配線したいときに使えるブレッドボード向けモジュールです。
Zybo Z7-20またはPYNQ-Z2がZynq 7000への一般的な入り口で、Cortex-A9コア上でLinuxが動作します。
Kria KV260は、Zynq UltraScale+ MPSoCをビジョン向けキャリアボードに載せ、ホビーボードに近い価格で提供します。

移行メモ

Alteraから移ってくる場合、最初の違いは制約です。VivadoはXDCを使います。これはSDCにTcl拡張を加えたもので、ピン位置、I/O規格、タイミングを同じファイルに書きます。周期制約は内部ネットではなく入力ポートまたはクロックピンに付け、入力クロックを制約すればget_clocksはMMCMやPLLプリミティブからの生成クロックを自動的に返します。

プリミティブ名は異なります。AlteraのALMは、AMDでは6入力LUTを持つCLBスライスになります。クロッキングプリミティブはMMCMとPLLで、通常はClocking Wizardを通じてインスタンス化します。ブロックRAMは36 kb（7シリーズではRAMB36E1、UltraScaleではRAMB36E2）です。グローバルクロックバッファはBUFGで、リージョナルなBUFRとBUFHの変種があり、これに戸惑う人が多いです。メモリとDSPはできるだけRTLから推論させてください。推論は移植性があり、合成ガイドのテンプレートは信頼できます。

Platform DesignerはIP Integratorになります。AXIが全体の相互接続規格であり、知っていれば助けになり、知らなければ学習曲線になります。Signal TapはIntegrated Logic Analyser（ILA）になり、IPブロックとして、またはMARK_DEBUG属性で挿入します。

注意点

無償のBasicティアは、手頃なボードに載っている一部のミッドレンジデバイスを除外しているので、購入前にティア表を確認してください。Vivadoのバージョンはおよそ年2回リリースされ、ボードファイル、IPバージョン、Vitisプラットフォームもそれに合わせて変わるので、プロジェクトを1つのリリースに固定してください。VersalはUltraScale+の単純な後継ではありません。ネットワークオンチップ、プラットフォーム管理コントローラ、AI Engineのフローによって、設計のビルドと起動の方法が変わります。ZynqのブートとPetaLinuxの設定で何日も失うことがよくあるので、ベンダーのボードサポートパッケージから始めて一度に1つだけ変更してください。最後に、古いXilinxドキュメントのURLはAMDドメインに移動しており、多くのフォーラムの回答はもう存在しないページを指しています。