FPGA Guide
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学習トラック

中級

タイミング、制約、クロックドメイン、検証、バスインターフェース。

3レッスン · 読む時間と演習で約2.1時間

すべてのレッスンは2027年1月31日まで無料で読めます。アカウント登録は不要です。

静的タイミング解析を正しく理解する

タイミング解析ツールが何を計算するのか、実際の数値で見るセットアップ・ホールドチェック、VivadoやQuartusのレポートの読み方、そして最初に何を直すべきかを解説します

40 分 · verilog, vhdl

ハードウェアに合った制約を書く

データシートと回路図からXDCとSDCのタイミング制約を導く方法を、設定ポート付きのソース同期ADCインターフェースを例に、実際の数値で解説します

45 分 · verilog

クロックドメイン間の乗り換えで苦労しないために

別のクロックから入力されるフリップフロップがなぜ失敗しうるのか、そしてすべてのクロックドメイン間の乗り換えを安全にする少数の構造（シンクロナイザ、ハンドシェイク、グレイコードポインタのFIFO）と制約を解説します

40 分 · verilog, vhdl