Altera
第2位のFPGAベンダー。Intel傘下の時期を経て再び独立し、Quartus Prime、Nios Vソフトコア、MAX 10からAgilex 9までの製品ファミリを提供します。
| 本社 | サンノゼ（カリフォルニア州、米国） |
|---|---|
| ウェブサイト | www.altera.com/ |
| ツールチェーン | Quartus Prime Lite、Standard、Pro（RTLからビットストリームまで）、Nios V（RISC-Vソフトコア）、C++向けのoneAPIおよびHLSフロー |
| ライセンス | Quartus Prime Liteは無償、Standardは有償、Proはほとんどのデバイスで有償ですが、本稿執筆時点でAgilex 3およびAgilex 5 E-Seriesデバイス向けには無償ライセンスがあります |
| 更新 | 2026年11月13日 |
デバイスファミリ #
| ファミリ | プロセス | ロジック | 位置づけ |
|---|---|---|---|
| MAX 10 | 55 nm | 2k-50k logic elements | シングルチップ、インスタントオン、フラッシュベース |
| Cyclone 10 LP | 60 nm | 6k-120k logic elements | 最も低コストな量産向けFPGA |
| Cyclone 10 GX | 20 nm | 85k-220k logic elements | 12.5 Gb/sトランシーバーを備えた低コスト品 |
| Cyclone V (incl. SoC) | 28 nm | 25k-301k logic elements | 低コスト、デュアルCortex-A9を備えたSoC版あり |
| Arria 10 | 20 nm | 160k-1,150k logic elements | ミッドレンジ、ハード浮動小数点DSP、SoC版あり |
| Stratix 10 | Intel 14 nm | up to 10.2M logic elements | ハイエンド、配線中のHyperFlexレジスタ、HBM版とSoC版あり |
| Agilex 3 | Intel 7 | 25k-135k logic elements | 低コスト・小型フォームファクタ、一部デバイスにハードCortex-A55サブシステム |
| Agilex 5 | Intel 7 | 50k-656k logic elements | ミッドレンジ、SoC版は非対称のCortex-A76とA55コアを搭載 |
| Agilex 7 | Intel 10 nm SuperFin | 573k-3.85M logic elements | ハイエンド、チップレットベースのトランシーバー、M-seriesはHBM2e搭載 |
| Agilex 9 | Intel 10 nm SuperFin | see datasheet | マルチGS/sのデータコンバータを統合したダイレクトRF |
概要
このページは、Alteraデバイスを選定したり設計を移植したりするエンジニア、そして初めてQuartus Primeに触れる学生のためのものです。Alteraは1983年に設立され、最初期の再プログラム可能な論理デバイスの一部を出荷しました。Intelは2015年に同社を買収し、数年間Intelの名前でFPGAを販売しました。古いドキュメントに「Intel FPGA」とあり、AgilexデバイスがIntelのプロセスノードで製造されているのはそのためです。2024年にIntelはAlteraを元の名前の独立子会社として運営し始め、2025年9月には投資会社Silver Lakeへの51%の株式売却を完了し、残りの49%を保持しています。本稿執筆時点でAlteraは独自のWebサイト、ライセンス、サポート窓口を持つ独立企業であり、ドキュメントはIntelのドメインから移動されつつあります。
Alteraは市場で明確な第2位です。強みは、多くの国で学部の講義を席巻している低コストのCycloneとMAX 10のライン、そして無線インフラやデータセンターのアクセラレーションで使われるハイエンドのStratix 10とAgilex 7デバイスです。
ツールチェーン
インストールするのはQuartus Primeです。エディションは3つあります。Liteは無償で、MAX 10、Cyclone 10 LP、Cyclone IV、Cyclone V（SoCデバイスを含む）をカバーします。Standardは有償で、Arria 10といくつかの古いファミリを追加します。ProはCyclone 10 GX、Arria 10、Stratix 10、全Agilexデバイス向けの現行ツールです。ProはStandardとは別のコードベースで、より厳格なSystemVerilogパーサーを持ち、異なるプロジェクトファイル構造を使い、すべてのハードIPをPlatform Designerで生成する必要があります。本稿執筆時点でAlteraはAgilex 3およびAgilex 5 E-Seriesデバイス向けに、ツール内から発行される無償のProライセンスを提供しているので、費用がかかると決めつける前にライセンスページを確認してください。
ホストは64ビットWindowsとLinux（Ubuntu、RHELとその派生）です。ダウンロードサイズは、最小構成のLiteで約2 GBから、複数のデバイスファミリを含むProで30 GB超までです。同梱シミュレータはQuesta for Alteraで、別途申請する無償ライセンスが必要です。
Nios Vは現行のRISC-Vソフトコアで、旧来のNios IIを置き換えます。C++フローは移行期にあります。旧来のIntel HLS Compilerは非推奨となり、FPGA向けoneAPI SYCLフローはIntelブランドだったので、名称やパッケージの変更を見込んでください。
難点としては、StandardとProの分断、有償エディションのライセンスサーバー設定、そしてPlatform Designerが生成するファイルツリーが大きく、バージョン管理から外しておくのが最善であることが挙げられます。
最初に使うボード
- DE10-Lite（MAX 10）は標準的な教育用ボードで、スイッチ、7セグメントディスプレイ、加速度センサー、VGAを備えています。
- DE10-NanoはデュアルCortex-A9上でLinuxが動作するCyclone V SoCで、レトロコンピューティングプロジェクトMiSTerのおかげで大きなコミュニティがあります。
- DE1-SoCは同じデバイスの、より多くのI/Oとメモリを備えた大学向けフル版です。
- Agilex 5開発キットは現行世代への入り口ですが、Terasicのボードよりはるかに高価です。
移行メモ
AMDから移ってくる場合、最初の違いは制約です。Quartusはピン割り当てとI/O規格に.qsf設定ファイルを、タイミングに別の.sdcファイルを使います。SDCはAMDのTcl拡張を含まない標準のSynopsys構文なので、create_clock、derive_pll_clocks、set_false_pathでほとんどの作業がまかなえます。Timing AnalyzerがVivadoのタイミングレポートに相当します。
論理セルはALM（アダプティブロジックモジュール）で、2つのレジスタを持つ8入力の分割可能なLUTです。ブロックRAMは古いデバイスではM9K、Arria 10以降ではM20Kです。クロッキングはIOPLLまたはfPLLで、IPとして生成します。Signal TapがILAに相当します。Platform DesignerがIP Integratorに相当し、デフォルトではAvalonインターフェースを使いますが、AXIも完全にサポートされ、ブリッジも提供されています。移植性のためにメモリとDSPはRTLから推論させてください。Arria 10以降のDSPブロックはIEEE 754単精度浮動小数点をハードウェアでサポートしており、これはAMDデバイスにはない機能です。
注意点
IntelからAlteraへの移行により、URL、ライセンスサーバー、インストーラー名、サポートポータルが変わっており、今後も変わる可能性があります。古いフォーラム投稿は、現在は改名された「Intel FPGA」ツールに言及しています。LiteエディションはAgilexをサポートしないので、現行世代への最も安価な道にはProが必要であり、本稿執筆時点ではAgilex 3とAgilex 5 E-Seriesについては無償です。Cyclone V SoCボードはコストパフォーマンスが良いものの、デバイスは10年以上前のもので、ハードプロセッサは古いARMv7コアであり、アップストリームLinuxでの対応は限られています。Questaのライセンスは初心者を悩ませます。シミュレータはデフォルトでインストールされますが、ライセンスファイルが配置されるまで実行を拒否するからです。